接地?zé)o疑是系統(tǒng)設(shè)計(jì)中最為棘手的問題之一。盡管它的概念相對比較簡單，實(shí)施起來卻很復(fù)雜，遺憾的是，它沒有一個(gè)簡明扼要可以用詳細(xì)步驟描述的方法來保證取得良好效果，但如果在某些細(xì)節(jié)上處理不當(dāng)，可能會(huì)導(dǎo)致令人頭痛的問題。

對于線性系統(tǒng)而言，“地”是信號(hào)的基準(zhǔn)點(diǎn)。遺憾的是，在單極性電源系統(tǒng)中，它還成為電源電流的回路。接地策略應(yīng)用不當(dāng)，可能嚴(yán)重?fù)p害高精度線性系統(tǒng)的性能。

對于所有模擬設(shè)計(jì)而言，接地都是一個(gè)不容忽視的問題，而在基于PCB的電路中，適當(dāng)實(shí)施接地也具有同等重要的意義。幸運(yùn)的是，某些高質(zhì)量接地原理，特別是接地層的使用，對于PCB環(huán)境是固有不變的。由于這一因素是基于PCB的模擬設(shè)計(jì)的顯著優(yōu)勢之一，我們將在本文中對其進(jìn)行重點(diǎn)討論。

我們必須對接地的其他一些方面進(jìn)行管理，包括控制可能導(dǎo)致性能降低的雜散接地和信號(hào)返回電壓。這些電壓可能是由于外部信號(hào)耦合、公共電流導(dǎo)致的，或者只是由于接地導(dǎo)線中的過度IR壓降導(dǎo)致的。適當(dāng)?shù)夭季€、布線的尺寸，以及差分信號(hào)處理和接地隔離技術(shù)，使得我們能夠控制此類寄生電壓。

我們將要討論的一個(gè)重要主題是適用于模擬/數(shù)字混合信號(hào)環(huán)境的接地技術(shù)。事實(shí)上，高質(zhì)量接地這個(gè)問題可以—也必然—影響到混合信號(hào)PCB設(shè)計(jì)的整個(gè)布局原則。

目前的信號(hào)處理系統(tǒng)一般需要混合信號(hào)器件，例如模數(shù)轉(zhuǎn)換器(ADC)、數(shù)模轉(zhuǎn)換器(DAC)和快速數(shù)字信號(hào)處理器(DSP)。由于需要處理寬動(dòng)態(tài)范圍的模擬信號(hào)，因此必須使用高性能ADC和DAC。在惡劣的數(shù)字環(huán)境內(nèi)，能否保持寬動(dòng)態(tài)范圍和低噪聲與采用良好的高速電路設(shè)計(jì)技術(shù)密切相關(guān)，包括適當(dāng)?shù)男盘?hào)布線、去耦和接地。

過去，一般認(rèn)為“高精度、低速”電路與所謂的“高速”電路有所不同。對于ADC和DAC，采樣（或更新）頻率一般用作區(qū)分速度標(biāo)準(zhǔn)。不過，以下兩個(gè)示例顯示，實(shí)際操作中，目前大多數(shù)信號(hào)處理IC真正實(shí)現(xiàn)了“高速”，因此必須作為此類器件來對待，才能保持高性能。DSP、ADC和DAC均是如此。

所有適合信號(hào)處理應(yīng)用的采樣ADC（內(nèi)置采樣保持電路的ADC）均采用具有快速上升和下降時(shí)間（一般為數(shù)納秒）的高速時(shí)鐘工作，即使呑吐量看似較低也必須視為高速器件。例如，中速12位逐次逼近型(SAR) ADC可采用10 MHz內(nèi)部時(shí)鐘工作，而采樣速率僅為500 kSPS。

Σ-Δ型ADC具有高過采樣比，因此還需要高速時(shí)鐘。即使是高分辨率的所謂“低頻”工業(yè)測量ADC（例如AD77xx-系列）吞吐速率達(dá)到10 Hz至7.5 kHz，也采用5 MHz或更高時(shí)鐘頻率工作，并且提供高達(dá)24位的分辨率。

更復(fù)雜的是，混合信號(hào)IC具有模擬和數(shù)字兩種端口，因此如何使用適當(dāng)?shù)慕拥丶夹g(shù)就顯示更加錯(cuò)綜復(fù)雜。此外，某些混合信號(hào)IC具有相對較低的數(shù)字電流，而另一些具有高數(shù)字電流。很多情況下，這兩種類型的IC需要不同的處理，以實(shí)現(xiàn)最佳接地。

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